一种开环结构的小数分频锁相环量化噪声校准技术

一种开环结构的小数分频锁相环量化噪声校准技术是为了满足5G/6G高速数据通信系统中，片上系统SOC对时钟信号的高要求而设计的。

该设计的的四大亮点：

1、消除量化噪声，降低时钟抖动。在互补DTC校准技术的基础上，提出了量化噪声校准技术，消除量化噪声，同时可以进一步提高FOD时钟输出的整体噪声性能；

2、降低面积、功耗。本技术减少了DTC在数字控制字为0时候的补偿电路，减少了DTC数量，进而降低功耗和面积；

3、避免了频率杂散抽取、锁相环滤波等校准技术带来的电路复杂度；

4、全后台校准，相对原来的前台校准+后台校准，提出的全后台校准技术对工艺电压温度Process Voltage Temperature（PVT）变化不敏感。

技术详解：

为了提升系统相位噪声性能，在压低带外噪声的情况下，本技术提出采用小带宽的设计，压缩带内噪声对系统的贡献，例如图1中带宽从w3-->w1。在振荡器为主的带外噪声一定且比较高的情况下，为了提升相位噪声性能，应该在压低带内噪声的情况下，采用宽带宽的设计，降低带外噪声对系统相位噪声的贡献，例如图1中带宽从w2-->w4。

在闭环量化噪声抵消的分数型数字锁相环中，通过将TDC的输出e[k]与DSM的输出u[k]进行相关处理产生比例因子，然后u[k]与比例因子相乘后的结果反馈并且与TDC输出做差产生新的e[k]，这样消除量化噪声，从而可以提高带内噪声性能，进而采用大带宽设计，得到优异的系统噪声性能。

本技术通过将Bang-Bang Phase Detector（BBPD）的输出e[k]与DSM的输出eq[k]进行相关处理产生比例因子，然后eq[k]与比例因子相乘后的结果反馈并且与BBPD输出做差产生新的e[k]。

赛思高性能SOC时钟芯片

赛思作为国内首家为5G通信提供时频同步解决方案的国家专精特新“小巨人”企业，也是国内三大移动通信运营商中国移动、中国电信、中国联通5G同步网设备的核心供应商，基于5G规模商业化及6G预研实践需要，研制了高性能SOC时钟芯片。

赛思高性能SOC时钟芯片

赛思高性能SOC时钟芯片是基于自研的全数字锁相环 ADPLL 技术，攻克了时间频率处理功能微型化、时钟抖动抑制、高精度时间误差检测等重难点问题，突破了全数字锁相环、时间误差检测、时钟同步算法、高频时钟分频和驱动等关键技术瓶颈，将整个时钟同步板卡的性能集成于一身，最终以SOC芯片的形态运用于时钟授时、时频传输链路和用时设备中，芯片体积较传统时钟时间同步处理模块减小90%。

SOC时钟芯片功能框架图

同时产品具备时钟输出抖动优于200飞秒的输出特性（国际竞品250飞秒），属全球首创，并于2023年当选央视专精特新·制造强国「年度绝活」案例，目前已在5G/6G移动通信、轨道交通、金融证券等有高精度时频同步需求的场景得到广泛应用。